[서울] 2025.01.23~24 Digital Implementation: RTL-to-GDSII
- 소개
Digital Implementation: RTL-to-GDSII 교육은 비메모리 설계 능력을 배양하기 위해 Spec을 통한 RTL Code를 작성하고, constraints 에 따른 합성과 Place & Route를 진행하는 과정입니다.
- 교육일정
2025년 1월 23일 ~ 24일
- 교육신청마감
2025년 1월 12일 23:59
- 교육장소
서울특별시 금천구 디지털로 121, 2층 204호 (에이스가산타워)
- 문의
02-3016-7926 / 02-867-8633
- 기술교육문의
우승안 책임 / sawoo@npit.co.kr
정윤혁 연구원 / yhjeong@npit.co.kr
최소 구매 수량 1
최대 구매 수량 1
1인당 총 구매 수량 1
※ 학생을 선택하신 회원은 신원 증명을 위해 재학증명서, 학생증(신분증)을 반드시 지참해 주십시오.
| 과목명 | Digital Implementation: RTL-to-GDSII | ||
| 교육일정파일 | https://www.dropbox.com/scl/fi/01wuxxafp2fmee1p6arfj/Digital_Implementation_RTL_to_GDSII_2days.pdf?rlkey=fasxk3ewjmhzrn8jjogle5o7b&st=t5shr342&dl=0 | ||
| 교육일정 | 2일 | 교육비 | 일반 200,000원 /대학교 연구실 100,000원 |
| 강사명 | 우승안 책임, 정윤혁 연구원 | 대상 | Cadence 사용 대학교 연구실 연구 조교 연구생, 대학원생 |
| 수강인원 | 수강인원 15명 ※ 신청접수는 결제완료 순으로 마감되오니 참고 바랍니다. | ||
| 교육목표 | - Semi-Custom 개발의 기본적인 Flow 이해 - RTL logic으로부터 합성된 회로가 최선의 PPA를 가지는 Physical Implementation이 될 수 있는 능력 배양 - Cadence의 DDI(Digital Design Implementation) 및 SSV(Silicon Sign-off and Verification)솔루션을 활용한 Semi Custom IC 개발 Flow의 습득 | ||
| 교육내용 | 비메모리 설계 능력을 배양하기 위해 Spec을 통한 RTL Code를 작성하고, constraints 에 따른 합성과 Place & Route를 진행한다. | ||
| 날짜 | 시간 | 내용 | |
| 1일차 | 10:00~17:00 | 1. Basic concepts of semi-custom IC development 2. Understanding ASIC development flow 3. RTL Coding according to design spec 4. Functional Simulation | |
| 2일차 | 10:00~17:00 | 1. Synthesis 2. LEC(Logical Equivalence Check) 3. Physical Implementation: Place & Route 4. Gate level Simulaltion 5. Timing Analysis | |
| 비고 | - 수강생 대상 식대제공 - 본 수업(기초)은 Verilog HDL에 경험이 있는 수강자들을 대상으로 합니다. - C언어 및 Linux 사용 경험이 권장됩니다. - 선수 과목으로 논리회로 및 디지털 시스템 설계 수강 경험이 필요합니다. | ||
※ 학생을 선택하신 회원은 신원 증명을 위해 재학증명서, 학생증(신분증)을 반드시 지참해 주십시오.
| 과목명 | Digital Implementation: RTL-to-GDSII | ||
| 교육일정파일 | https://www.dropbox.com/scl/fi/01wuxxafp2fmee1p6arfj/Digital_Implementation_RTL_to_GDSII_2days.pdf?rlkey=fasxk3ewjmhzrn8jjogle5o7b&st=t5shr342&dl=0 | ||
| 교육일정 | 2일 | 교육비 | 일반 200,000원 /대학교 연구실 100,000원 |
| 강사명 | 우승안 책임, 정윤혁 연구원 | 대상 | Cadence 사용 대학교 연구실 연구 조교 연구생, 대학원생 |
| 수강인원 | 수강인원 15명 ※ 신청접수는 결제완료 순으로 마감되오니 참고 바랍니다. | ||
| 교육목표 | - Semi-Custom 개발의 기본적인 Flow 이해 - RTL logic으로부터 합성된 회로가 최선의 PPA를 가지는 Physical Implementation이 될 수 있는 능력 배양 - Cadence의 DDI(Digital Design Implementation) 및 SSV(Silicon Sign-off and Verification)솔루션을 활용한 Semi Custom IC 개발 Flow의 습득 | ||
| 교육내용 | 비메모리 설계 능력을 배양하기 위해 Spec을 통한 RTL Code를 작성하고, constraints 에 따른 합성과 Place & Route를 진행한다. | ||
| 날짜 | 시간 | 내용 | |
| 1일차 | 10:00~17:00 | 1. Basic concepts of semi-custom IC development 2. Understanding ASIC development flow 3. RTL Coding according to design spec 4. Functional Simulation | |
| 2일차 | 10:00~17:00 | 1. Synthesis 2. LEC(Logical Equivalence Check) 3. Physical Implementation: Place & Route 4. Gate level Simulaltion 5. Timing Analysis | |
| 비고 | - 수강생 대상 식대제공 - 본 수업(기초)은 Verilog HDL에 경험이 있는 수강자들을 대상으로 합니다. - C언어 및 Linux 사용 경험이 권장됩니다. - 선수 과목으로 논리회로 및 디지털 시스템 설계 수강 경험이 필요합니다. | ||
