[서울] 2025.01.20~22 Digital Design: Verilog HDL
- 소개
Digital Design: Verilog HDL 교육은 VerilogHDL의 문법 및 활용을 통해 digital circuit을 표현하는 능력을 배양하고 XCELIUM와 차세대 debugger인 Verisium을 활용하여 시스템 설계상의 오류를 빠르고 정확하게 포착하는 기술을 습득할 수 있는 과정입니다.
- 교육일정
2025년 1월 20일 ~ 22일
- 교육신청마감
2025년 1월 15일 23:59
- 교육장소
서울특별시 금천구 디지털로 121, 2층 204호 (에이스가산타워)
- 문의
02-3016-7926 / 02-867-8633
- 기술교육문의
우승안 책임 / sawoo@npit.co.kr
최소 구매 수량 1
최대 구매 수량 1
1인당 총 구매 수량 1
※ 학생을 선택하신 회원은 신원 증명을 위해 재학증명서, 학생증(신분증)을 반드시 지참해 주십시오.
| 과목명 | Digital Design: Verilog HDL | ||
| 교육일정파일 | https://www.dropbox.com/scl/fi/kzyrt3s0cajt8l7raf1cb/Digital_Design_Verilog_HDL_3days.pdf?rlkey=l58ocj06gu4s7l47kytx2tc0g&st=bntm01av&dl=0 | ||
| 교육일정 | 3일 | 교육비 | 일반 300,000원 /대학교 연구실 150,000원 |
| 강사명 | 우승안 책임 | 대상 | Cadence 사용 대학교 연구실 연구 조교 연구생, 대학원생 |
| 수강인원 | 수강인원 15명 ※ 신청접수는 결제완료 순으로 마감되오니 참고 바랍니다. | ||
| 교육목표 | - Verilog HDL에 대한 기본적 syntax습득과 modeling 기법에 대한 이해 - Cadence XCELIUM 및 Verisium을 통한 simulation 및 debugging 능력 배양 - HDL 설계 실습을 통한 digital logic circuit의 표현 | ||
| 교육내용 | 1. 비메모리 설계의 기반 도구인 VerilogHDL의 문법 및 활용을 통해 digital circuit을 표현하는 능력을 배양한다. 2. Logic Simulator로 Cadence의 XCELIUM와 차세대 debugger인 Verisium을 활용하여 기초적인 simulation 및 debugging 능력을 배양하여 시스템 설계상의 오류를 빠르고 정확하게 포착하는 기술을 습득한다. | ||
| 날짜 | 시간 | 내용 | |
| 1일차 | 10:00~17:00 | 1. Overview of semiconductor development 2. Basic concepts of hardware descriptive language(HDL) 3. Module 4. Design Under Test(DUT) & Testbench 5. Cadence XCELIUM & Verisium (1): Simulation and Automation | |
| 2일차 | 10:00~17:00 | 1. Cadence XCELIUM & Verisium (2): Debugging 2. Verilog Modeling (1): Gate Level Modeling 3. Verilog Modeling (2): Data Flow Modeling 4. Verilog Modeling (3): Behavioral Modeling | |
| 3일차 | 10:00~17:00 | 1. Register 2. Combinational Logic 3. Synchronous Sequential Logic 4. Pipelining 5. Finite State Machine(FSM) | |
| 비고 | - 수강생 대상 식대제공 - 본 수업(기초)은 Verilog HDL에 경험이 없는 수강자들을 대상으로 합니다. - C언어 및 Linux 사용 경험이 권장됩니다. - 선수 과목으로 논리회로 및 디지털 시스템 설계 수강 경험이 권장됩니다. | ||
※ 학생을 선택하신 회원은 신원 증명을 위해 재학증명서, 학생증(신분증)을 반드시 지참해 주십시오.
| 과목명 | Digital Design: Verilog HDL | ||
| 교육일정파일 | https://www.dropbox.com/scl/fi/kzyrt3s0cajt8l7raf1cb/Digital_Design_Verilog_HDL_3days.pdf?rlkey=l58ocj06gu4s7l47kytx2tc0g&st=bntm01av&dl=0 | ||
| 교육일정 | 3일 | 교육비 | 일반 300,000원 /대학교 연구실 150,000원 |
| 강사명 | 우승안 책임 | 대상 | Cadence 사용 대학교 연구실 연구 조교 연구생, 대학원생 |
| 수강인원 | 수강인원 15명 ※ 신청접수는 결제완료 순으로 마감되오니 참고 바랍니다. | ||
| 교육목표 | - Verilog HDL에 대한 기본적 syntax습득과 modeling 기법에 대한 이해 - Cadence XCELIUM 및 Verisium을 통한 simulation 및 debugging 능력 배양 - HDL 설계 실습을 통한 digital logic circuit의 표현 | ||
| 교육내용 | 1. 비메모리 설계의 기반 도구인 VerilogHDL의 문법 및 활용을 통해 digital circuit을 표현하는 능력을 배양한다. 2. Logic Simulator로 Cadence의 XCELIUM와 차세대 debugger인 Verisium을 활용하여 기초적인 simulation 및 debugging 능력을 배양하여 시스템 설계상의 오류를 빠르고 정확하게 포착하는 기술을 습득한다. | ||
| 날짜 | 시간 | 내용 | |
| 1일차 | 10:00~17:00 | 1. Overview of semiconductor development 2. Basic concepts of hardware descriptive language(HDL) 3. Module 4. Design Under Test(DUT) & Testbench 5. Cadence XCELIUM & Verisium (1): Simulation and Automation | |
| 2일차 | 10:00~17:00 | 1. Cadence XCELIUM & Verisium (2): Debugging 2. Verilog Modeling (1): Gate Level Modeling 3. Verilog Modeling (2): Data Flow Modeling 4. Verilog Modeling (3): Behavioral Modeling | |
| 3일차 | 10:00~17:00 | 1. Register 2. Combinational Logic 3. Synchronous Sequential Logic 4. Pipelining 5. Finite State Machine(FSM) | |
| 비고 | - 수강생 대상 식대제공 - 본 수업(기초)은 Verilog HDL에 경험이 없는 수강자들을 대상으로 합니다. - C언어 및 Linux 사용 경험이 권장됩니다. - 선수 과목으로 논리회로 및 디지털 시스템 설계 수강 경험이 권장됩니다. | ||
