[서울] 2026.12.21 Virtuoso Layout Editor&Physical Verification Basic
- 소개
본 교육은 Cadence Virtuoso 기반의 커스텀 레이아웃 작성, PDK 제약 조건 반영, DRC/LVS 검증 및 기생 RC 추출까지 아날로그 레이아웃 전체 실습 과정입니다.
- 교육일정
2026년 12월 21일 (월)
- 교육신청마감
2026년 12월 15일 (화) 23:59
- 교육장소
서울특별시 금천구 디지털로 121, 2층 204호 (에이스가산타워)
- 문의
070-4149-5789 / 02-867-8633
- 기술교육문의
박수빈 선임연구원 / sbpark@npit.co.kr
최소 구매 수량 1
최대 구매 수량 1
※ 학생을 선택하신 회원은 신원 증명을 위해 재학증명서, 학생증(신분증)을 반드시 지참해 주십시오.
※ 교육은 수강인원 5명 이상부터 진행됩니다.
| 과목명 | CadenceⓇ Virtuoso Layout Editor&Physical Verification Basic | ||
| 교육일정파일 | 바로가기 | ||
| 파일 비밀번호 | nes99 | ||
| 교육일정 | 1일 | ||
| 강사명 | 박수빈 선임연구원 | 대상 | 전기/전자/통신/정보통신 분야 개발/엔지니어 |
| 수강인원 | 수강인원 15명 ※ 신청접수는 결제완료 순으로 마감되오니 참고 바랍니다. | ||
| 교육목표 | - Virtuoso Layout Editor를 이용하여 transistor-level schematic을 기반으로 Custom IC Layout을 작성할 수 있다. - PDK Design Rule을 기반으로 Device Placement, Routing, Via 및 Pin을 구성할 수 있다. - DRC/LVS를 수행하여 Layout의 Design Rule 및 Schematic과의 Connectivity를 검증할수 있다. - Parasitic RC Extraction을 수행하고 Extracted View를 통해 Layout에서 발생하는 기생R/C 성분을 확인할 수 있다. | ||
| 교육내용 | - Cadence Full-custom IC 설계 과정을 통해서 최신 설계 동향이해, CMOS 를 중심으로 기초적인 아날로그 회로를 바탕으로 Layout design rule을 준수하여 설계를 진행및 검증합니다. | ||
| 활용분야 | 전기/전자/통신/정보통신 분야 개발 | ||
| 활용장비 | Cadence Virtuoso_IC25.1(Schematic Editor, Layout Editor, PVS or Pegasus, Quantus) | ||
| 날짜 | 시간 | 내용 | |
| 1일차 | 10:00~17:00 | 1. Virtuoso Physical Design Flow 개요 Cadence/Virtuoso 소개, Full-Custom IC Design Flow, PDK/Design Rule 2. Virtuoso Layout Editor Layout GUI, Layer, Instance, Path, Rectangle, Via, Pin, Bindkey 3. Layout Design Placement, Routing, Abutment, Fingering, Pin/Power Rail, Layout Optimization 4. Physical Verification DRC/LVS, Rule Deck, Error Debugging, Schematic–Layout Connectivity Verification 5. Parasitic Extraction & Layout 특성 검증 Parasitic R/C, RC Extraction, Extracted View, Pre/Post-Layout 개념 LAB// CMOS Circuit Layout / DRC / LVS / RC Extraction | |
| 비고 | |||
※ 학생을 선택하신 회원은 신원 증명을 위해 재학증명서, 학생증(신분증)을 반드시 지참해 주십시오.
※ 교육은 수강인원 5명 이상부터 진행됩니다.
| 과목명 | CadenceⓇ Virtuoso Layout Editor&Physical Verification Basic | ||
| 교육일정파일 | 바로가기 | ||
| 파일 비밀번호 | nes99 | ||
| 교육일정 | 1일 | ||
| 강사명 | 박수빈 선임연구원 | 대상 | 전기/전자/통신/정보통신 분야 개발/엔지니어 |
| 수강인원 | 수강인원 15명 ※ 신청접수는 결제완료 순으로 마감되오니 참고 바랍니다. | ||
| 교육목표 | - Virtuoso Layout Editor를 이용하여 transistor-level schematic을 기반으로 Custom IC Layout을 작성할 수 있다. - PDK Design Rule을 기반으로 Device Placement, Routing, Via 및 Pin을 구성할 수 있다. - DRC/LVS를 수행하여 Layout의 Design Rule 및 Schematic과의 Connectivity를 검증할수 있다. - Parasitic RC Extraction을 수행하고 Extracted View를 통해 Layout에서 발생하는 기생R/C 성분을 확인할 수 있다. | ||
| 교육내용 | - Cadence Full-custom IC 설계 과정을 통해서 최신 설계 동향이해, CMOS 를 중심으로 기초적인 아날로그 회로를 바탕으로 Layout design rule을 준수하여 설계를 진행및 검증합니다. | ||
| 활용분야 | 전기/전자/통신/정보통신 분야 개발 | ||
| 활용장비 | Cadence Virtuoso_IC25.1(Schematic Editor, Layout Editor, PVS or Pegasus, Quantus) | ||
| 날짜 | 시간 | 내용 | |
| 1일차 | 10:00~17:00 | 1. Virtuoso Physical Design Flow 개요 Cadence/Virtuoso 소개, Full-Custom IC Design Flow, PDK/Design Rule 2. Virtuoso Layout Editor Layout GUI, Layer, Instance, Path, Rectangle, Via, Pin, Bindkey 3. Layout Design Placement, Routing, Abutment, Fingering, Pin/Power Rail, Layout Optimization 4. Physical Verification DRC/LVS, Rule Deck, Error Debugging, Schematic–Layout Connectivity Verification 5. Parasitic Extraction & Layout 특성 검증 Parasitic R/C, RC Extraction, Extracted View, Pre/Post-Layout 개념 LAB// CMOS Circuit Layout / DRC / LVS / RC Extraction | |
| 비고 | |||
