[서울] 2026.11.16 Genus, Xcelium을 이용한 Synthesis & Verification
- 소개
본 교육은 Hierarchical RTL 설계부터 Cadence 툴 기반 Synthesis·LEC·Pre-Simulation 및 검증·디버깅까지 Full Digital Front-End Flow를 다루는 실무 과정입니다.
- 교육일정
2026년 11월 16일 (월)
- 교육신청마감
2026년 11월 11일 (수) 23:59
- 교육장소
서울특별시 금천구 디지털로 121, 2층 204호 (에이스가산타워)
- 문의
070-4149-5789 / 02-867-8633
- 기술교육문의
조남현 선임연구원 / nhcho@npit.co.kr
최소 구매 수량 1
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※ 학생을 선택하신 회원은 신원 증명을 위해 재학증명서, 학생증(신분증)을 반드시 지참해 주십시오.
※ 교육은 수강인원 5명 이상부터 진행됩니다.
| 과목명 | Basic Digital Logic Synthesis & Verification | ||
| 교육일정파일 | 바로가기 | ||
| 파일 비밀번호 | nes99 | ||
| 교육일정 | 1일 | ||
| 강사명 | 조남현 선임연구원 | 대상 | 전기/전자/통신/정보통신 분야 개발/엔지니어 |
| 수강인원 | 수강인원 15명 ※ 신청접수는 결제완료 순으로 마감되오니 참고 바랍니다. | ||
| 교육목표 | - Hierarchical RTL Design을 기반으로 Digital Front-End 설계 Flow 이해 - Cadence Tool을 활용한 RTL Simulation, Synthesis, LEC 및 Pre-Simulation Flow 이해 - 설계 단계별 검증 및 Debugging 방법과 Tool 활용 방법 습득 | ||
| 교육내용 |
| ||
| 활용분야 | Design Implementation(Logic Synthesis), Design Verification | ||
| 활용장비 | Cadence XCELIUM / Genus / Conformal / ( Verisium / Vmanager ) | ||
| 날짜 | 시간 | 내용 | |
| 1일차 | 10:00~17:00 | 1. Overview of Digital Front-End Design Flow 2. Stopwatch RTL Design Architecture - Module Interface & Functional Behavior 3. RTL Simulation with Cadence Xcelium - Compilation / Elaboration / Simulation Flow - Waveform & Simulation Result Analysis (- Design Debugging with Cadence Verisium) 4. Synthesis with Cadence Genus - Synthesis Flow & Design Constraint Overview - Write Timing Constraints (.sdc) - Write Run command Script (.tcl) - Synthesis Result Analysis 5. Logic Equivalence Check (LEC) with Cadence Conformal - Compare Synthesized Netlist (Revised) with RTL Design (Golden) 6. Pre-Layout Simulation (Gate-Level Simulation) - Simulation with synthesized netlist & Delay file (.sdf) | |
| 비고 | - Linux OS 사용 경험자 - Verilog-HDL 기본 문법 및 Digital Logic에 대한 기초 지식 보유자 - Module, Port, Clock/Reset 및 기본적인 Sequential / Combinational Logic에 대한 이 해 - Digital Design Flow에 대한 사전 경험이 있으면 교육 이해에 도움이 됨 | ||
※ 학생을 선택하신 회원은 신원 증명을 위해 재학증명서, 학생증(신분증)을 반드시 지참해 주십시오.
※ 교육은 수강인원 5명 이상부터 진행됩니다.
| 과목명 | Basic Digital Logic Synthesis & Verification | ||
| 교육일정파일 | 바로가기 | ||
| 파일 비밀번호 | nes99 | ||
| 교육일정 | 1일 | ||
| 강사명 | 조남현 선임연구원 | 대상 | 전기/전자/통신/정보통신 분야 개발/엔지니어 |
| 수강인원 | 수강인원 15명 ※ 신청접수는 결제완료 순으로 마감되오니 참고 바랍니다. | ||
| 교육목표 | - Hierarchical RTL Design을 기반으로 Digital Front-End 설계 Flow 이해 - Cadence Tool을 활용한 RTL Simulation, Synthesis, LEC 및 Pre-Simulation Flow 이해 - 설계 단계별 검증 및 Debugging 방법과 Tool 활용 방법 습득 | ||
| 교육내용 |
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| 활용분야 | Design Implementation(Logic Synthesis), Design Verification | ||
| 활용장비 | Cadence XCELIUM / Genus / Conformal / ( Verisium / Vmanager ) | ||
| 날짜 | 시간 | 내용 | |
| 1일차 | 10:00~17:00 | 1. Overview of Digital Front-End Design Flow 2. Stopwatch RTL Design Architecture - Module Interface & Functional Behavior 3. RTL Simulation with Cadence Xcelium - Compilation / Elaboration / Simulation Flow - Waveform & Simulation Result Analysis (- Design Debugging with Cadence Verisium) 4. Synthesis with Cadence Genus - Synthesis Flow & Design Constraint Overview - Write Timing Constraints (.sdc) - Write Run command Script (.tcl) - Synthesis Result Analysis 5. Logic Equivalence Check (LEC) with Cadence Conformal - Compare Synthesized Netlist (Revised) with RTL Design (Golden) 6. Pre-Layout Simulation (Gate-Level Simulation) - Simulation with synthesized netlist & Delay file (.sdf) | |
| 비고 | - Linux OS 사용 경험자 - Verilog-HDL 기본 문법 및 Digital Logic에 대한 기초 지식 보유자 - Module, Port, Clock/Reset 및 기본적인 Sequential / Combinational Logic에 대한 이 해 - Digital Design Flow에 대한 사전 경험이 있으면 교육 이해에 도움이 됨 | ||
