[서울] 2026.6.24~26 RTL-to-GDSII Basic
- 소개
본 교육은 RTL-to-GDSII 흐름의 전체 프로세스를 학습하며, 논리 합성, 배치 및 배선, 물리적 검증 과정 등을 실무적으로 적용하는 방법을 익히는 과정입니다.
- 교육일정
2026년 6월 24일 (수) ~ 26일 (금)
- 교육신청마감
2026년 6월 18일 (목) 23:59
- 교육장소
서울특별시 금천구 디지털로 121, 2층 204호 (에이스가산타워)
- 문의
070-4149-5789/ 02-867-8633
- 기술교육문의
정윤혁 연구원 / yhjeong@npit.co.kr
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| 과목명 | RTL-to-GDSII Basic | ||
| 교육일정파일 | 바로가기 | ||
| 파일 비밀번호 | nes99 | ||
| 교육일정 | 3일 | 교육비 | 산업체 450,000원 / 학생 300,000원 |
| 강사명 | 정윤혁 연구원 | 대상 | 전기/전자/통신/정보통신 분야 개발/엔지니어 |
| 수강인원 | 수강인원 15명 ※ 신청접수는 결제완료 순으로 마감되오니 참고 바랍니다. | ||
| 교육목표 | 반도체 칩 설계의 최종 단계에서 RTL 코드를 실제 칩 제조를 위한 GDSII 포맷으로 변환하는 과정이 필수적으로 요구된다. | ||
| 교육내용 | 1. RTL-to-GDSII 설계 흐름의 기본 개념 이해 2. 논리 합성과 배치-배선 과정의 주요 설정 및 최적화 기법 학습 3. DRC/LVS 검증 및 타이밍 분석 | ||
| 활용분야 | 전기/전자/통신/정보통신 분야 개발/엔지니어 | ||
| 활용장비 | Cadence DDI(Genus, Innovus), SSV(Tempus), Xcelium | ||
| 날짜 | 시간 | 내용 | |
| 1일차 | 10:00~17:00 | - RTL 설계 기초 1. RTL 코딩 개요 및 디지털 논리 회로 구조 이해 2. Verilog HDL 기반 설계 기법 및 모듈화 전략
- 기능 검증 (Functional Simulation) 1. Testbench 작성법 및 시나리오 설계 2. Xcelium을 활용한 시뮬레이션 실행 및 디버깅 | |
| 2일차 | 10:00~17:00 | - 논리 합성 (Logic Synthesis) 1. Synthesis 개요 및 Genus 활용 워크플로우 2. Standard Cell Library 이해 및 Timing Constraints(SDC) 설정 3. Gate Level Netlist 생성 및 최적화 4. 등가성 검사 (Equivalence Check) 5. Conformal을 활용한 RTL vs Netlist 비교 검증 - 피지컬 디자인 준비 1. Floorplanning 개요 및 IO Placement 2. Power Planning (Vdd/Gnd Mesh 설계) | |
| 3일차 | 10:00~17:00 | - P&R (Place and Route) 1. Placement 및 Clock Tree Synthesis(CTS) 구현 2. Routing 및 Design Rule Check(DRC) 해결 - STA (Static Timing Analysis) 1. Tempus를 활용한 Pre/Post Layout 타이밍 분석 2. SDF 파일 생성 및 지연 시간 분석 - 최종 검증 및 데이터 출력 1. Physical Verification (LVS/DRC) 2. GDSII 파일 생성 및 최종 리포트 작성 | |
| 비고 | |||
| 과목명 | RTL-to-GDSII Basic | ||
| 교육일정파일 | 바로가기 | ||
| 파일 비밀번호 | nes99 | ||
| 교육일정 | 3일 | 교육비 | 산업체 450,000원 / 학생 300,000원 |
| 강사명 | 정윤혁 연구원 | 대상 | 전기/전자/통신/정보통신 분야 개발/엔지니어 |
| 수강인원 | 수강인원 15명 ※ 신청접수는 결제완료 순으로 마감되오니 참고 바랍니다. | ||
| 교육목표 | 반도체 칩 설계의 최종 단계에서 RTL 코드를 실제 칩 제조를 위한 GDSII 포맷으로 변환하는 과정이 필수적으로 요구된다. | ||
| 교육내용 | 1. RTL-to-GDSII 설계 흐름의 기본 개념 이해 2. 논리 합성과 배치-배선 과정의 주요 설정 및 최적화 기법 학습 3. DRC/LVS 검증 및 타이밍 분석 | ||
| 활용분야 | 전기/전자/통신/정보통신 분야 개발/엔지니어 | ||
| 활용장비 | Cadence DDI(Genus, Innovus), SSV(Tempus), Xcelium | ||
| 날짜 | 시간 | 내용 | |
| 1일차 | 10:00~17:00 | - RTL 설계 기초 1. RTL 코딩 개요 및 디지털 논리 회로 구조 이해 2. Verilog HDL 기반 설계 기법 및 모듈화 전략
- 기능 검증 (Functional Simulation) 1. Testbench 작성법 및 시나리오 설계 2. Xcelium을 활용한 시뮬레이션 실행 및 디버깅 | |
| 2일차 | 10:00~17:00 | - 논리 합성 (Logic Synthesis) 1. Synthesis 개요 및 Genus 활용 워크플로우 2. Standard Cell Library 이해 및 Timing Constraints(SDC) 설정 3. Gate Level Netlist 생성 및 최적화 4. 등가성 검사 (Equivalence Check) 5. Conformal을 활용한 RTL vs Netlist 비교 검증 - 피지컬 디자인 준비 1. Floorplanning 개요 및 IO Placement 2. Power Planning (Vdd/Gnd Mesh 설계) | |
| 3일차 | 10:00~17:00 | - P&R (Place and Route) 1. Placement 및 Clock Tree Synthesis(CTS) 구현 2. Routing 및 Design Rule Check(DRC) 해결 - STA (Static Timing Analysis) 1. Tempus를 활용한 Pre/Post Layout 타이밍 분석 2. SDF 파일 생성 및 지연 시간 분석 - 최종 검증 및 데이터 출력 1. Physical Verification (LVS/DRC) 2. GDSII 파일 생성 및 최종 리포트 작성 | |
| 비고 | |||
