- 소개
Digital Implementation - Basic (RTL-to-GDSII) 교육은 RTL-to-GDSII 흐름의 전체 프로세스를 학습하며, 논리 합성, 배치 및 배선, 물리적 검증 과정 등을 실무적으로 적용하는 방법을 익히는 것을 목표로 진행하는 과정입니다.
- 교육일정
2025년 11월 24일(월) ~ 25일(화)
- 교육신청마감
2025년 11월 14일 23:59
- 교육장소
서울특별시 금천구 디지털로 121, 2층 203호 (에이스가산타워)
- 문의
02-3016-7926 / 02-867-8633
- 기술교육문의
정윤혁 연구원 / yhjeong@npit.co.kr
※ 학생을 선택하신 회원은 신원 증명을 위해 재학증명서, 학생증(신분증)을 반드시 지참해 주십시오.
| 과목명 | Digital Implementation - Basic (RTL-to-GDSII) | ||
| 교육일정파일 | 바로가기 | ||
| 파일비밀번호 | nes99 | ||
| 교육일정 | 2일 | 교육비 | 일반 300,000원 / 학생 200,000원 |
| 강사명 | 정윤혁 연구원 | 대상 | 전기/전자/통신/정보통신 분야 개발/엔지니어 |
| 수강인원 | 수강인원 15명 ※ 신청접수는 결제완료 순으로 마감되오니 참고 바랍니다. | ||
| 교육목표 | 반도체 칩 설계의 최종 단계에서 RTL 코드를 실제 칩 제조를 위한 GDSII 포맷으로 변환하는 과정이 필수적으로 요구된다. 특히, 설계 복잡성이 증가함에 따라 설계 기간 단축과 최적화된 성능 확보가 중요한 요소가 되었다. 본 과정에서는 RTL-to-GDSII 흐름의 전체 프로세스를 학습하며, 논리 합성, 배치 및 배선, 물리적 검증 과정 등을 실무적으로 적용하는 방법을 익히는 것을 목표로 한다. Cadence 및 관련 EDA 툴을 활용하여 실제 설계 프로세스를 경험할 수 있도록 구성되어 있다. | ||
| 교육내용 | 1. RTL-to-GDSII 설계 흐름의 기본 개념 이해 2. 논리 합성과 배치-배선 과정의 주요 설정 및 최적화 기법 학습 3. DRC/LVS 검증 및 타이밍 분석 | ||
| 활용분야 | 전기/전자/통신/정보통신 분야 개발/엔지니어 | ||
| 활용장비 | Cadence DDI(Genus, Innovus), SSV(Tempus), Xcelium | ||
| 날짜 | 시간 | 내용 | |
| 1일차 | 10:00~17:00 | 1. RTL 설계 및 검증 - RTL 코딩 개요 및 기본 구조 - Verilog 기반 설계 및 모듈화 - 기능 검증(Function Simulation) - Testbench 작성 및 시뮬레이션 실행 (Xcelium 활용)
2. 합성(Synthesis) 및 등가성 검사(Equivalence Check) - Logic Synthesis 개요 및 Genus를 활용한 합성 - Standard Cell Library 및 Timing Constraints 설정 - Gate Level Netlist 생성 및 확인 - 합성 결과 검증 (Conformal을 활용한 등가성 검사) | |
| 2일차 | 10:00~17:00 | 1. 피지컬 디자인(Physical Design) - Floorplanning 및 Placement 개요 - Power Planning 및 Clock Tree Synthesis(CTS) - Routing 및 Design Rule Check(DRC) - Layout Timing Analysis 및 최적화
2. STA(Static Timing Analysis) 및 최종 검증 - Pre/Post Layout STA 개요 및 설정 (Tempus 활용) - SDF 파일 생성 및 타이밍 분석 - LVS/DRC 검증 및 GDSII 파일 생성 | |
| 비고 | - Digital Implementation Advanced (Soc Design) 의 필수 선수과목입니다. | ||
※ 학생을 선택하신 회원은 신원 증명을 위해 재학증명서, 학생증(신분증)을 반드시 지참해 주십시오.
| 과목명 | Digital Implementation - Basic (RTL-to-GDSII) | ||
| 교육일정파일 | 바로가기 | ||
| 파일비밀번호 | nes99 | ||
| 교육일정 | 2일 | 교육비 | 일반 300,000원 / 학생 200,000원 |
| 강사명 | 정윤혁 연구원 | 대상 | 전기/전자/통신/정보통신 분야 개발/엔지니어 |
| 수강인원 | 수강인원 15명 ※ 신청접수는 결제완료 순으로 마감되오니 참고 바랍니다. | ||
| 교육목표 | 반도체 칩 설계의 최종 단계에서 RTL 코드를 실제 칩 제조를 위한 GDSII 포맷으로 변환하는 과정이 필수적으로 요구된다. 특히, 설계 복잡성이 증가함에 따라 설계 기간 단축과 최적화된 성능 확보가 중요한 요소가 되었다. 본 과정에서는 RTL-to-GDSII 흐름의 전체 프로세스를 학습하며, 논리 합성, 배치 및 배선, 물리적 검증 과정 등을 실무적으로 적용하는 방법을 익히는 것을 목표로 한다. Cadence 및 관련 EDA 툴을 활용하여 실제 설계 프로세스를 경험할 수 있도록 구성되어 있다. | ||
| 교육내용 | 1. RTL-to-GDSII 설계 흐름의 기본 개념 이해 2. 논리 합성과 배치-배선 과정의 주요 설정 및 최적화 기법 학습 3. DRC/LVS 검증 및 타이밍 분석 | ||
| 활용분야 | 전기/전자/통신/정보통신 분야 개발/엔지니어 | ||
| 활용장비 | Cadence DDI(Genus, Innovus), SSV(Tempus), Xcelium | ||
| 날짜 | 시간 | 내용 | |
| 1일차 | 10:00~17:00 | 1. RTL 설계 및 검증 - RTL 코딩 개요 및 기본 구조 - Verilog 기반 설계 및 모듈화 - 기능 검증(Function Simulation) - Testbench 작성 및 시뮬레이션 실행 (Xcelium 활용)
2. 합성(Synthesis) 및 등가성 검사(Equivalence Check) - Logic Synthesis 개요 및 Genus를 활용한 합성 - Standard Cell Library 및 Timing Constraints 설정 - Gate Level Netlist 생성 및 확인 - 합성 결과 검증 (Conformal을 활용한 등가성 검사) | |
| 2일차 | 10:00~17:00 | 1. 피지컬 디자인(Physical Design) - Floorplanning 및 Placement 개요 - Power Planning 및 Clock Tree Synthesis(CTS) - Routing 및 Design Rule Check(DRC) - Layout Timing Analysis 및 최적화
2. STA(Static Timing Analysis) 및 최종 검증 - Pre/Post Layout STA 개요 및 설정 (Tempus 활용) - SDF 파일 생성 및 타이밍 분석 - LVS/DRC 검증 및 GDSII 파일 생성 | |
| 비고 | - Digital Implementation Advanced (Soc Design) 의 필수 선수과목입니다. | ||
