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정기

[서울] 2025.11.24~26 Cadence® Full-custom IC

SOLDOUT

450,000원

소개

Cadence Full-custom IC 설계 과정을 통해서 최신 설계 동향이해, CMOS 를 중심으로 기초적인 아날로그 회로에 대한 설계방법과 Layout design rule 에 대한 이해를 바탕 등을 통해 설계 능력을 향상시키는 과정입니다.

교육일정

2025년 11월 24일 (월)~26일(수)

교육신청마감

2025년 11월 16일 23:59

교육장소

서울특별시 금천구 디지털로 121, 2층 204호 (에이스가산타워)

문의

02-3016-7926 / 02-867-8633

기술교육문의

박수빈 연구원 / sbpark@npit.co.kr

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Q&A

과목명	Cadence® Full-custom IC
교육일정파일	바로가기	파일 비밀번호	nes99
교육일정	3일	교육비	산업체 450,000원 / 학생 300,000원
강사명	박수빈 연구원	대상	전기/전자/통신/정보통신 분야 개발/엔지니어
수강인원	수강인원 15명 ※ 신청접수는 결제완료 순으로 마감되오니 참고 바랍니다.
교육목표	Cadence Full-custom IC 설계 과정을 통해서 최신 설계 동향이해, CMOS 를 중심으로 기초적인 아날로그 회로에 대한 설계방법과 Layout design rule 에 대한 이해를 바탕으로 IC 설계 실습과 Cadence tools 을 통해 Front-to-Back 설계 및 검증을 통해 설계 능력 향상시킴
교육내용	기본적인 Inverter, NAND, NOR, 2X1 MUX 등 회로 실습 GPDK045(45nm) 를 이용한 IC 설계 Cadence Virtuoso Schematic Editor, Layout & PVS (Assura) DRC/LVS/PEX 수행
활용분야	전기/전자/통신/정보통신 분야 개발/엔지니어
활용장비	Cadence Virtuoso Schematic Editor_IC231 / Cadence Virtuoso Spectre Virtuoso Layout Editor_IC231/PVS(Assura) DRC, LVS
날짜	시간	내용
1일차	10:00~17:00	Introduction of Analog IC Design Flow Basic Schematic Editor & Capture Creating a New cell view Virtuoso Schematic Editor Graphical User Interface Adding Components and Editing component or Labels. Pins Symbol generation and editing Pre-simulation using Spectre How to use Spectre Simulator Electrical characteristics of MOSFET Operational characteristics of Inverter
2일차	10:00~17:00	Layout Editor Basic/Creating and Editing Design Setting the library path editor Using bind key for creating layout design Layout Editor Design of Basic Layer (Inverter) Physical Verification System (Assura) DRC Graphical User Interface Run guide Viewing and Correcting DRC Errors/LVS GUI Run guide Layout Design Techniques / Layout Design (Fingering)
3일차	10:00~17:00	RC Extraction, Post-simulation RC Extraction Flow Post-simulation Example Circuit Design 2NAND / 2NOR 3NAND / 3NOR 2X1 MUX
비고		본 과정은 Cadence Virtuoso Schematic/Layout Platform의 실제 사용자 (Designer, Layout Artist)를 위한 과정입니다.

과목명	Cadence® Full-custom IC
교육일정파일	바로가기	파일 비밀번호	nes99
교육일정	3일	교육비	산업체 450,000원 / 학생 300,000원
강사명	박수빈 연구원	대상	전기/전자/통신/정보통신 분야 개발/엔지니어
수강인원	수강인원 15명 ※ 신청접수는 결제완료 순으로 마감되오니 참고 바랍니다.
교육목표	Cadence Full-custom IC 설계 과정을 통해서 최신 설계 동향이해, CMOS 를 중심으로 기초적인 아날로그 회로에 대한 설계방법과 Layout design rule 에 대한 이해를 바탕으로 IC 설계 실습과 Cadence tools 을 통해 Front-to-Back 설계 및 검증을 통해 설계 능력 향상시킴
교육내용	기본적인 Inverter, NAND, NOR, 2X1 MUX 등 회로 실습 GPDK045(45nm) 를 이용한 IC 설계 Cadence Virtuoso Schematic Editor, Layout & PVS (Assura) DRC/LVS/PEX 수행
활용분야	전기/전자/통신/정보통신 분야 개발/엔지니어
활용장비	Cadence Virtuoso Schematic Editor_IC231 / Cadence Virtuoso Spectre Virtuoso Layout Editor_IC231/PVS(Assura) DRC, LVS
날짜	시간	내용
1일차	10:00~17:00	Introduction of Analog IC Design Flow Basic Schematic Editor & Capture Creating a New cell view Virtuoso Schematic Editor Graphical User Interface Adding Components and Editing component or Labels. Pins Symbol generation and editing Pre-simulation using Spectre How to use Spectre Simulator Electrical characteristics of MOSFET Operational characteristics of Inverter
2일차	10:00~17:00	Layout Editor Basic/Creating and Editing Design Setting the library path editor Using bind key for creating layout design Layout Editor Design of Basic Layer (Inverter) Physical Verification System (Assura) DRC Graphical User Interface Run guide Viewing and Correcting DRC Errors/LVS GUI Run guide Layout Design Techniques / Layout Design (Fingering)
3일차	10:00~17:00	RC Extraction, Post-simulation RC Extraction Flow Post-simulation Example Circuit Design 2NAND / 2NOR 3NAND / 3NOR 2X1 MUX
비고		본 과정은 Cadence Virtuoso Schematic/Layout Platform의 실제 사용자 (Designer, Layout Artist)를 위한 과정입니다.