교육IC Packaging 세미나 & 응용예제실습 과정/대한전자공학회 주관

강의 제목: IC Packaging 세미나 & 응용 예제 실습

강의명

강의기간

2025년 8월 18일 ~ 19일, 총: 2일간

강의수준

중급(실무수준)

강의형태

이론, 실습

실습Tool

Cadence® Allegro X Advanced Package Designer

담당

강사

성명

이동은

직급

기술이사

소속

나인플러스IT

강민우

선임연구원

강의
개요

[반도체 패키징에 대한 기본적인 역량을 확보하는 것을 목표]

  패키징은 칩의 성능과 신뢰성에 중요한 역할을하며, 설계와 제조를 연결하는 핵심적인 역할을 담당합니다. 따라서 circuit eng’r로서 현업에서 일어나는 다양한 Issue에 대해 대응 할 수 있는 역량 확보가 필요함.

  세미나는 패키징의 기본 개념, 주요 기술 동향, 설계 시 고려사항 등 핵심 주제로 구성되며, advanced package의 key-factor인 TSV의 소개와 이를 적용한 HBM 패키지의 구현 및 시현을 통해 수강생들이 패키징에 대한 인사이트를 확보하고, 실무에서의 원활한 업무 대응능력을 높일 수 있도록 실질적 인 내용을 중심으로 강의를 운영할 예정입니다.

학습
목표

  세미나는 반도체 패키징의 기본 지식과 최신 기술 동향을 이해하고, 실제 공정과 제품 사례를 통해 설계자 관점에서의 실무 이해도를 높이는 것을 목표로 합니다.
수강생은 강의를 통해 다음과 같은 역량을 갖추게 됩니다:

▶ 반도체 패키징의 정의, 목적, 기술 종류 및 역할에 대한 이해
▶ Cadence사의 EDA 툴을 활용한 Lead Frame 및 Wire Bonding 패키지 설계를 실습하여 설계 응용 능력 강화
▶ Advanced packaging(TSV설계기술 & Interposer) 설계 기술 소개 및 시현
▶ 설계자 관점에서의 패키징 흐름 이해 및 실무 커뮤니케이션/문제 해결 능력 향상
 

교육 내용
(강의)

일 정

교 육 내 용

[오전시간: 09:00 ~ 12:00, 오후시간: 1:00 ~ 6:00]

1일차

오전 : 패키징 개론(이론)

   1강 반도체 패키징의 정의와 역할
2강 반도체 패키지의 개발 트렌드
   3강 반도체 패키지 제품의 이해

오후 : Advanced packaging 및 Interposer 검증 프로세스 소개

   1. TSMC CoWoS
2. 삼성전자 3D I-CUBE
   3. Advanced packaging 검증 방법

2일차

오전 : Conventional package 소개 및 실습

   1. Leadframe
2. Wire bonding
3. PoP(Flipchip+Wire bonding)
   4. TSV 설계기술 소개

오후 : Advanced package 설계기술

   1. Interposer
   2. Chiplet+GPU(HBM)

구분

학생

일반

사전등록

500,000원

800,000원

현장등록

550,000원

900,000원

사전등록마감

2025년 8월 12일(화)

결제 방법

ㆍ온라인카드결제 및 계좌이체

입금계좌정보

ㆍ입금계좌: 1010-2143-7671 수협
ㆍ예금주: 대한전자공학회

참고청구문서

ㆍ 대한전자공학회 사업자등록증 사본 (클릭 다운로드 -PDF)
ㆍ 등록비 입금통장사본 (클릭 다운로드-PDF)

등록방법 및
기타안내

ㆍ 본 워크샵(세미나)는 고용노동부 지원교육 환급대상에 해당되지 않습니다.
     * 일부 발표자료가 상이할 수 있습니다.