교육반도체클래스 시리즈II(Digital Logic Design & Synthesis)교육/반도체공학회 주관

📢 안녕하세요, 나인ES캠퍼스입니다.

반도체공학회 주관, 반도체 클래스 시리즈 교육을 소개합니다.

8월 25일(월)~29일(금), 5일 간 설계실습 중심의 “반도체 클래스 시리즈 II (Digital Logic Design & Synthesis 설계교육”을 진행합니다.

아래에서 교육에 대한 정보를 참고하시어 많은 참가 부탁드립니다.

📆[교육 일정]

– 1차 교육: 8월 4일(월)~8일(금) 10am~5pm (총 5일, 30시간 집합 실무교육) ＝＞ 마감

– 2차 교육: 8월 25일(월)~29일(금) 10am~5pm (총 5일, 30시간 집합 실무교육) ＝＞ 접수 중

🏫[교육 장소]

– 나인플러스IT 본사 교육장 (서울 금천구 디지털로 121 에이스가산타워 203/204호)

✏️[교육 목표]

– Cadence tool 기반 Digital IC의 logic 설계 및 synthesis (합성)의 기본적인 Flow 이해

– Verilog HDL에 대한 기본적 syntax습득과 modeling 기법에 대한 이해

– Cadence XCELIUM을 통한 Pre/Post Synthesis simulation 및 debugging 능력 배양

– Cadence Genus를 이용한 Logic Synthesis Flow와 합성 과정 실습

🔎 [세부 내용]

본 교육 과정은 Digital IC 설계 언어인 Verilog HDL을 기반으로 Front-End 설계의 전 과정을 Cadence 상용 EDA tool 실습을 통해 학습한다. 기본적인 흐름은 Verilog HDL을 통한 Digital Design – Pre-Synthesis Simulation – Synthesis – Logical Equivalence Checking – Post-Synthesis Simulation의 순으로 진행하며, 기초적인 모듈을 기반으로 순환식 실습을 병행하여 최적의 PPA를 가진 회로를 합성하는 능력을 배양한다.

✨ [활용 분야]

ASIC / FPGA　/ Digital System Design

🖥️[활용 EDA tool]

Xcelium / Genus / Confomal / Tempus / Vim Editor